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许居衍院士:芯粒将驱动半导体工业的未来

更新时间:2019-09-17

  对于单片集成,小就是“大”,“大”的指导思想就是将更多元件塞进集成电路。而随着单片集成的不断推进,许居衍院士认为,已经“偏离”了初衷——基本要求是使用最经济的资源,实现最理想的功能。这包括内架构与外环境的优化、高性能与低功耗的兼顾、小体积与长寿命的融合。

  而集成电路过去几年一向强调PPA,即更高的性能、更低的功耗、更小的面积。许居衍院士认为强调,这个逻辑方向到了需要修正的时候了。

  许居衍院士进一步指出,经典的2D缩放已经“耗尽”了现有的技术资源。将更多元件塞进集成电路带来周期长(18~36个月)、投入大、风险高、重复性(芯片大都有PCIe DDR接口)、面积大(复杂成品率低)、资源多(SoC团队无缝协同)等问题,现在通过节点实现性能翻番的方法已经失灵,因此要走出单片集成。三维集成成熟、多片反胜单片成为走出单片集成的契机。

  这也是实现螺旋复归的契机。不过值得注意的是,许居衍院士指出,从“MCM”再到“MCM”,前者中的“C”代表软IP,后者中的“C”代表硬IP。

  2017年,在ERI中设立了名为的项目,其愿景是打造离散的、适当节点制造的多样化芯粒(chiplet)生态系统,开发模块化芯片并将之(和其他异质元件)组装成更大系统(模块)的系列设计工具、集成标准和IP块,参与单位包括英特尔、美光、Cadence、Synopsys、波音、密歇根大学等。

  而这也得到了四方响应,2018年10月,7家公司成立ODSA组织,到今年上半年已达到53家,其目标是——制定芯粒开放标准、促进形成芯粒生态系统、催生低成本SoC替代方案。

  后摩尔时代的单片集成向多片异构封装集成技术“改道”是重要趋势。许居衍院士指出,异构三维封装提供更高的带宽、更低的功率、更低的成本和更灵活的形状因子;集工艺选择、架构设计、商业模式的灵活性。因此,降低了单片SoC高NRE的挑战,赢得快速上市时间的好处。

  不过,许居衍院士也指出了芯粒模式仍面临很多挑战,其成功与否的关键在于芯粒的标准和接口,例如尚缺乏标准的组装或封装芯粒的方法,有待选择芯粒之间的互连方案,需要建立芯粒的验证和测试方法以沟通设计和制造,需要建立芯粒制造、封装和集成商的供应链关系等。

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